Development of a unified design methodology for the memory elements of sparse logic in a complex circuit combining fault tolerance techniques, on-line test and off-line test
- Duration: 2006-2007
- Coordinator: Politecnico di Torino
- Partners: Politecnico di Torino, University of Stuttgart
- Funded by: CRUI, DAAD Under PROGRAMMA VIGONI
Sviluppo di una metodologia di progetto unificata per gli elementi di memoria della logica sparsa di un circuito integrato che combini soluzioni per l’aumento dell’affidabilità e della tolleranza ai guasti e soluzioni per il collaudo on-line e off-line dei circuiti.
La continua miniaturizzazione dei circuiti integrati permette l’integrazione di interi sistemi o addirittura di cluster di computer all’interno di un singolo chip.
Tecnologie con dimensioni dell’ordine del nano metro (nanometer technologies) sono soggette ad un numero crescente di possibili difetti. Il progetto di fabbricazione è molto più sensibile alle influenze dell’ambiente esterno e richiede un maggiore livello di precisione. Anche lievi variazioni nel processo e nei materiali portano a modifiche sensibili dei parametri del circuito sia spaziali (posizione nel chip), sia temporali (agenti di invecchiamento).
L’International Technology Roadmap for Semicondactor [SIA] stima che entro il 2019 la caratteristica dei processi tecnologici raggiungerà l’ordine dei 7 nm, ma solo tra il 10% e il 20% dei chip saranno privi di difetti.
Per raggiungere dei tassi di resa economicamente convenienti è quindi imperativo prendere delle misure adeguate.
In questo scenario un elemento critico è rappresentato dalla rapida crescita del numero di nodi sequenziali (flip-flop, registri) all’interno della logica sparsa dei circuiti. Questa tendenza è una conseguenza diretta dell’uso massiccio di strutture quali pipeline e cammini critici sempre più corti al fine di aumentare le frequenze di funzionamento.
La situazione è ulteriormente peggiorata dalle moderne tecniche di progetto a livello architetturale, nonché dalle varie soluzioni per incrementare l’affidabilità quali la ridondanza temporale e strutturale, che in generale tendono a fare uso massiccio di elementi di memoria. Circuiti con milioni di flip-flop nella logica sparsa sono già un luogo comune nell’industria [Kupp04].
L’aumento degli elementi di memoria non si osserva solo nei data-path ma anche nei moduli di controllo, per i quali l’avere ritardi regolari e minimi sta diventando di maggiore importanza rispetto alla minimizzazione delle dimensioni.
I flip-flop, esattamente come i nodi combinatori sono sensibili ai difetti di progettazione introdotti dall’uso delle nanometer technologies, ma in aggiunta la loro suscettibilità a errori transitori dovuti a interferenze con l’ambiente esterno è notevolmente più alta rispetto ai blocchi combinatori [Dood03].
A causa della riduzione della profondità nella logica ci si aspetta che gli effetti di mascheramento sulla maggior parte dei guasti combinatori tenderanno a ridursi e che il Soft Error Rate (SER) anche per i nodi combinatori crescerà di ordini di grandezza e arriverà a livelli comparabili con quello degli elementi di memoria non protetti [Skiv02]. Sarà quindi necessario studiare soluzione che aiutino a mantenere elevati livelli di affidabilità e tolleranza ai guasti.
Se da un lato la crescita del numero degli elementi di memoria nella logica sparsa crea problemi dal punto di vista della tolleranza ai guasti dei circuiti, l’overhead introdotto per ovviare a questi problemi rende il collaudo dei circuiti stessi più difficile. Già oggi il collaudo è uno dei maggiori fattori di costo per un circuito integrato e lo sarà sempre di più in futuro quindi è di chiara importanza ridurne la complessità
Attualmente la logica sparsa di un circuito viene normalmente collaudata attraverso tecniche basate su cosiddette catene di scan. I flip-flop di un circuito sono collegati tra loro a formare delle cosiddette catene. I vettori di collaudo sono serialmente shiftati nel circuito attraverso le catene e contemporaneamente i risultati del test sono shiftati fuori sempre in maniera seriale utilizzando le stesse catene. I vettori di collaudo possono sia essere generati direttamente sul chip (buil-in self test) o essere forniti dall’esterno sotto forma di una sequenza di bit. In questo caso, per ridurre il numero di bit trasmessi, tecniche di compressione e decompressione dei dati vengono adottate.
Il presente progetto di ricerca si inserisce in questo contesto e si propone come obiettivo lo sviluppo di una metodologia di progetto unificata per gli elementi di memoria della logica sparsa di un circuito integrato che combini soluzioni per l’aumento dell’affidabilità e della tolleranza ai guasti e soluzioni per il collaudo on-line e off-line dei circuiti.
Alcune delle problematiche sopra citate sono ben note nell’ambito della progettazione e dell’affidabilità di array di memorie, e numerose sono le soluzioni proposte. L’idea alla base di questa ricerca è quella di estendere queste metodologie alle strutture di memoria presenti nella logica sparsa.
Tale progetto consiste in una collaborazione di ricerca tra il Politecnico di Torino (Torino, Italia) e l’Università di Stoccarda (Stoccarda, Germania), i cui responsabili scientifici per il progetto di ricerca in questione sono rispettivamente il prof. Paolo Prinetto ed il prof. Hans-Joachim Wunderlich.
Entrambi i soggetti responsabili del progetto, il prof. Paolo Prinetto ed il prof. Hans.-Joachim Wunderlich, vantano anni di esperienza e di ricerca nel campo del collaudo. Il prof. Paolo Prinetto da anni si occupa di problematiche di collaudo per sistemi complessi con particolare interesse al collaudo di memorie e alla realizzazione di sistemi ad alta affidabilità. Il prof. Hans-Joachim Wunderlich è esperto di chiara fama internazionale nell’ambito della realizzazione di architetture BIST per circuiti VLSI. L’attività di ricerca congiunta tra i due instituti rappresenta pertanto una occasione di trasferimento di know-how tra le due Università relativamente al campo del collaudo.
L’attività di ricerca sarà strutturata nelle seguenti quattro fasi principali:
Esecuzione di uno studio di fattibilità del problema, approfondendo lo studio della letteratura disponibile sulle soluzioni di collaudo di memorie e sulle architetture per l’aumento dell’affidabilità di circuiti ad alta scala d’integrazione;
Identificazione e definizione di un’insieme di tecniche di progetto per l’aumento dell’affidablità e collaudabilità dei circuiti mirate a risolvere i problemi sopra introdotti e definizione di un modello di analisi statistico per valutarne la bontà;
Applicazione delle tecniche identificate nella fase precedente a una serie di sistemi complessi e pianificazione di una serie di esperimenti atti a valutare la bontà delle tecniche stesse in base al modello di analisi sopra definito;
Analisi dei risultati sperimentali, selezione delle tecniche di progetto più promettenti e definizione di una vera e propria metodologia di progetto, con particolare attenzione a possibili aspetti di automazione nell’applicazione di questa metodologia.
I risultati ottenuti nelle diverse fasi intermedie così come i risultati finali della collaborazione di ricerca saranno oggetto di pubblicazioni scientifiche, scritte congiuntamente tra il Politecnico di Torino e l’Università di Stoccarda, e sottomesse alle principali conferenze e riviste scientifiche internazionali nel campo del collaudo.
L’attività di ricerca sarà svolta parallelamente presso le due università, il Politecnico di Torino e l’Università di Stoccarda. Periodici incontri tra i ricercatori coinvolti nell’attività permetteranno un confronto dei i risultati ottenuti dai singoli partner ed una pianificazione degli sviluppi successivi e saranno un momento chiave per un effettivo scambio di conoscenze scientifiche tra i due gruppi di ricerca.